Circuitos lógicos digitales. Del diseño al experimento 4ed

Si busca una herramienta para profundizar en el diseño y el análisis de sistemas electrónicos digitales, ha
llegado al libro indicado. En él se recurre a una versión gratuita del programa PSpice® para simular una
amplia selección de diseños digitales, como paso previo a la verificación experimental de su
funcionamiento mediante el cableado manual sobre placas de prototipos de circuitos integrados de
función fija y bajo coste. Estos circuitos incluyen desde puertas lógicas y biestables hasta decodificadores,
multiplexores, sumadores, contadores y registros de desplazamiento.
El enfoque práctico y formativo que caracteriza a este libro le ofrecerá, a través de la ejecución de
proyectos, la posibilidad de afianzar el aprendizaje de los fundamentos de la electrónica digital. Asimismo,
su contenido se organiza en seis partes para avanzar progresivamente en la materia:
1. Familias lógicas
2. Lógica combinacional
3. Lógica secuencial síncrona
4. Lógica secuencial asíncrona
5. Aplicaciones de las funciones lógicas de uso común
6. Introducción al prototipado de sistemas empotrados
Las cuatro primeras partes abarcan las etapas de diseño, el análisis mediante simulación y la
experimentación con componentes electrónicos reales de circuitos y sistemas lógicos digitales de
moderada complejidad. La quinta parte abre la puerta al estudio de una serie de áreas temáticas
enraizadas en los fundamentos de la disciplina, entre las que destacan la estructura de los computadores
y los sistemas electrónicos de comunicaciones. La última parte está orientada a mostrar el potencial para
el desarrollo de sistemas empotrados de una serie de plataformas de prototipado basadas en
microcontroladores y en circuitos FPGA lanzadas al mercado por los principales fabricantes. Todo ello se
complementa con una colección de once breves apéndices y contenido web adicional que le permitirá
reproducir con PSpice® todos los casos de simulación analizados.

Este libro le será de gran utilidad, tanto si es un estudiante universitario que cursa asignaturas
relacionadas con los sistemas electrónicos digitales como si es un profesional que desea ampliar sus
conocimientos en este campo.

Presentación .. xxv
PARTE 1. Familias lógicas .. 1
1. Puertas lógicas TTL .. 3
1.1 Introducción .. 3
1.2 Estructura de una puerta TTL NAND de dos
entradas .. 4
1.3 Cargabilidad de salida de una puerta inversora TTL
.. 7
1.3.1 Estimación analítica .. 7
1.3.2 Análisis mediante PSpice .. 9

1.4 Características de transferencia .. 13
1.4.1 Puerta inversora TTL estándar .. 13
1.4.2 Puerta inversora (CI 7404) .. 16
1.4.3 Puerta NAND (CI 7400) .. 17
1.5 Entradas flotantes en puertas TTL .. 19
1.5.1 El riesgo potencial de las entradas flotantes .. 19
1.5.2 ¿Qué hacer con las entradas no utilizadas? .. 20
1.6 Caracterización temporal .. 21
1.6.1 Parámetros característicos .. 21
1.6.2 El oscilador en anillo .. 25
1.7 Componentes .. 26

1.8 Verificación experimental .. 27
1.8.1 Obtención de las tablas de verdad .. 27
1.8.1.1 Función lógica NOT (inversión) .. 27
1.8.1.2 Función lógica NAND .. 28
1.8.1.3 Función lógica NOR .. 29
1.8.2 Cargabilidad de salida .. 30
1.8.2.1 Estimación de la resistencia de salida de un
dispositivo .. 30
1.8.3 Características de transferencia de un inversor ..
31
1.8.3.1 Característica de transferencia vs(ve) .. 31
1.8.3.2 Característica de transferencia ie(ve) .. 32
1.8.4 Entradas flotantes en una puerta NAND (CI
74×00) .. 33
1.8.5 Caracterización temporal: oscilador en anillo ..
33
1.9 Ejercicios y cuestiones de refuerzo .. 34
2. Puertas lógicas CMOS .. 35
2.1 Introducción .. 35
2.2 Estructura de una puerta CMOS NAND de dos
entradas .. 38
2.3 Cargabilidad de salida de una puerta CMOS NAND
.. 39
2.3.1 Consideraciones preliminares .. 39
2.3.2 Análisis mediante PSpice .. 42
2.3.2.1 Caso de estudio 1 .. 44
2.3.2.2 Caso de estudio 2 .. 46
2.3.2.3 Caso de estudio 3 .. 48
2.3.2.4 Cargabilidad del CI 4011B .. 50
2.4 Características de transferencia .. 51
2.5 Entradas flotantes en puertas CMOS .. 57
2.6 Componentes .. 58
2.7 Verificación experimental .. 58
2.7.1 Cargabilidad de salida .. 58
2.7.2 Características de transferencia de un inversor
CMOS .. 59
2.7.2.1 Característica de transferencia vs(ve) .. 60
2.7.2.2 Característica de transferencia ie(ve) .. 60
2.7.3 Entradas flotantes en una puerta NAND (CI
4011B) .. 61
2.8 Ejercicios y cuestiones de refuerzo .. 62
PARTE 2. Lógica combinacional .. 65
3. Decodificador binario básico de 2 a 4 .. 67
3.1 Introducción .. 67
3.2 Decodificador binario básico de 2 a 4 .. 71
3.2.1 Decodificación con salidas activas a nivel alto ..
71
3.2.2 Decodificación con salidas activas a nivel bajo ..
72
3.3 Simulación .. 75
3.3.1 Decodificación con salidas activas a nivel alto ..
75
3.3.2 Decodificación con salidas activas a nivel bajo ..
76
3.4 Componentes .. 77
3.5 Verificación experimental .. 78
3.5.1 Decodificación con salidas activas a nivel alto ..
78
3.5.2 Decodificación con salidas activas a nivel bajo ..
79

3.6 Ejercicios y cuestiones de refuerzo .. 79
4. Síntesis óptima de circuitos combinacionales .. 81
4.1 Introducción .. 81
4.2 Síntesis en forma de suma de productos (AND-OR)
.. 83
4.3 Síntesis en forma de producto de sumas (OR-AND)
.. 86
4.4 Síntesis de dos niveles NAND-NAND .. 89
4.5 Síntesis de dos niveles NOR-NOR .. 90
4.6 Síntesis multinivel con puertas NAND de dos
entradas .. 90
4.7 Análisis transitorio: fenómenos aleatorios .. 94
4.7.1 Tipos de fenómenos aleatorios .. 95
4.7.2 Fenómenos aleatorios de función .. 96
4.7.3 Eliminación de fenómenos aleatorios .. 99
4.8 Simulación .. 100
4.8.1 Análisis en régimen permanente .. 100
4.8.2 Análisis transitorio .. 101
4.9 Componentes .. 106
4.10 Verificación experimental .. 106
4.11 Ejercicios y cuestiones de refuerzo .. 108
5. Codificador binario básico de 4 a 2 .. 109
5.1 Introducción .. 109
5.2 Codificador binario básico de 4 a 2 sin prioridad ..
111
5.2.1 Codificación con entradas activas a nivel alto ..
111
5.2.2 Codificación con entradas activas a nivel bajo ..
112
5.3 Codificador binario básico de 4 a 2 con prioridad ..
113
5.3.1 Codificación con entradas activas a nivel alto ..
113
5.3.2 Codificación con entradas activas a nivel bajo ..
116
5.4 Simulación .. 117
5.4.1 Circuitos codificadores de 4 a 2 sin prioridad ..
118
5.4.1.1 Codificación con entradas activas a nivel alto ..
118
5.4.1.2 Codificación con entradas activas a nivel bajo ..
118
5.4.2 Circuitos codificadores de 4 a 2 con prioridad ..
119
5.4.2.1 Codificación con entradas activas a nivel alto ..
119
5.4.2.2 Codificación con entradas activas a nivel bajo ..
120
5.5 Componentes .. 121
5.6 Verificación experimental .. 122
5.6.1 Codificación sin prioridad y entradas activas a
nivel bajo .. 122
5.6.2 Codificación con prioridad y entradas activas a
nivel bajo .. 122
5.7 Ejercicios y cuestiones de refuerzo .. 123
6. Circuitos comparadores, de paridad y conversores
de código .. 125
6.1 Introducción .. 125
6.2 Circuitos aritméticos comparadores .. 127
6.3 Circuito generador y circuito detector de paridad ..
129

6.4 Circuitos conversores de código .. 131
6.5 Simulación .. 135
6.5.1 Circuito comparador .. 135
6.5.2 Circuito generador de paridad .. 136
6.5.3 Circuitos conversores de código .. 137
6.6 Componentes .. 139
6.7 Verificación experimental .. 139
6.7.1 Circuito comparador .. 139
6.7.2 Circuito generador de paridad .. 139
6.7.3 Circuitos conversores de código .. 140
6.8 Ejercicios y cuestiones de refuerzo .. 140
7. Decodificador binario de 2 a 4 con control de
polaridad .. 143
7.1 Introducción .. 143
7.2 Decodificador binario básico de 2 a 4 con control
de polaridad .. 144
7.2.1 Tres síntesis distintas con puertas NAND de dos
entradas .. 145
7.2.2 Síntesis con puertas NAND de cualquier número
de entradas .. 147
7.2.3 Síntesis basada en puertas XOR .. 150
7.3 Simulación .. 151
7.4 Componentes .. 152
7.5 Verificación experimental .. 153
7.6 Ejercicios y cuestiones de refuerzo .. 153
8. Detección de números primos con multiplexores ..
155
8.1 Introducción .. 155
8.2 Diseño de un detector BCD de números primos ..
158
8.2.1 Síntesis mediante puertas lógicas .. 158
8.2.2 Síntesis mediante un multiplexor 16:1.. 159
8.2.3 Síntesis mediante un multiplexor 8:1.. 160
8.2.4 Síntesis alternativa mediante un multiplexor 8:1
.. 161
8.3 Diseño de un detector de números primos de 4 bits
.. 163
8.3.1 Síntesis mediante puertas lógicas .. 163
8.3.2 Síntesis mediante un multiplexor 16:1.. 164
8.3.3 Síntesis mediante dos multiplexores 8:1 .. 165
8.3.4 Síntesis alternativa mediante un multiplexor 8:1
.. 166
8.4 Simulación .. 167
8.4.1 Detectores BCD de números primos con
multiplexor .. 167
8.4.1.1 Síntesis mediante un multiplexor 16:1 .. 167
8.4.1.2 Síntesis mediante un multiplexor 8:1 .. 168
8.4.1.3 Síntesis alternativa mediante un multiplexor
8:1 .. 169
8.4.2 Detectores de números primos de 4 bits con
multiplexor .. 169
8.4.2.1 Síntesis mediante un multiplexor 16:1 .. 169
8.4.2.2 Síntesis mediante dos multiplexores 8:1 .. 170
8.4.2.3 Síntesis alternativa mediante un multiplexor
8:1 .. 171
8.5 Componentes .. 172
8.6 Verificación experimental .. 172
8.7 Ejercicios y cuestiones de refuerzo .. 173
9. Sumador completo y sumador binario en paralelo..
175
9.1 Introducción .. 175

9.2 Circuito semisumador .. 176
9.3 Circuito sumador completo .. 177
9.4 Implementaciones de un sumador completo .. 179
9.4.1 Síntesis de dos niveles AND-OR mediante PAL ..
179
9.4.2 Síntesis de dos niveles NAND-NAND .. 180
9.4.3 Dos síntesis de seis niveles con puertas básicas ..
182
9.4.4 Síntesis de cuatro niveles con puertas NAND de
tres entradas .. 184
9.4.5 Síntesis de dos niveles basada en puertas XOR y
NAND .. 184
9.4.6 Síntesis de tres niveles basada en puertas XOR y
NAND .. 185
9.5 Sumador binario en paralelo con acarreo serie ..
187
9.6 Simulación .. 189
9.6.1 Semisumador .. 189
9.6.2 Sumador completo .. 190
9.6.3 Sumador binario en paralelo de 4 bits con acarreo
en serie .. 191
9.6.3.1 Propagación del acarreo y retardo asociado ..
191
9.7 Componentes .. 193
9.8 Verificación experimental .. 193
9.8.1 Semisumador .. 193
9.8.2 Sumador completo .. 194
9.8.3 Sumador binario en paralelo de 2 bits con acarreo
en serie .. 194
9.9 Ejercicios y cuestiones de refuerzo .. 195
10. Unidad aritmética de 4 bits en complemento a dos
.. 197
10.1 Introducción .. 197
10.2 Diseño de una unidad aritmética de 4 bits en C2 ..
198
10.2.1 El sumador 74×283 .. 198
10.2.2 La puerta XOR como solución para implementar
la resta .. 199
10.2.3 El detector de desbordamiento .. 201
10.2.4 Unidad aritmética completa .. 202
10.3 Simulación .. 203
10.3.1 Módulo sumador .. 203
10.3.2 Módulo sumador/restador .. 205
10.3.3 Unidad aritmética con detector de
desbordamiento .. 206
10.4 Componentes .. 208
10.5 Verificación experimental .. 208
10.5.1 Módulo sumador .. 208
10.5.2 Módulo sumador/restador .. 208
10.5.3 Unidad aritmética con detector de
desbordamiento .. 209
10.6 Ejercicios y cuestiones de refuerzo .. 209
PARTE 3. Lógica secuencial síncrona .. 211
11. Generación de señal de reloj con circuitos astables
.. 215
11.1 Introducción .. 215
11.2 Diseño de un multivibrador astable con puertas
lógicas .. 216
11.3 Diseño de un multivibrador astable con el 555 ..
218

11.4 Simulación .. 221
11.5 Componentes .. 223
11.6 Verificación experimental .. 223
11.7 Ejercicios y cuestiones de refuerzo .. 224
12. Contador de rizo módulo 8 con biestables T .. 225
12.1 Introducción .. 225
12.2 Dos implementaciones de un contador de rizo ..
228
12.2.1 Contador módulo 8 diseñado con biestables J –
K .. 228
12.2.2 Contador módulo 8 diseñado con biestables D ..
229
12.3 La problemática de los estados espurios .. 229
12.4 Simulación .. 231
12.4.1 Respuesta del contador diseñado con biestables
J – K .. 231
12.4.1.1 Filtrado de los estados espurios mediante
registro .. 233
12.4.2 Respuesta del contador diseñado con biestables
D .. 235
12.4.2.1 Filtrado de los estados espurios mediante
registro .. 236
12.5 Componentes .. 238
12.6 Verificación experimental .. 238
12.7 Ejercicios y cuestiones de refuerzo .. 239
13. Contador de rizo módulo 8 con el 74×90 .. 241
13.1 Introducción .. 241
13.2 Diseño de un contador módulo 8 con el 74×90 ..
247
13.3 La problemática de los estados espurios .. 250
13.4 Simulación .. 251
13.4.1 Secuencia de estados del contador módulo 8 ..
251
13.4.2 Filtrado de los estados espurios mediante
registro .. 253
13.4.3 Decodificación de estados con el 7448 .. 254
13.5 Componentes .. 255
13.6 Verificación experimental .. 256
13.7 Ejercicios y cuestiones de refuerzo .. 256
14. Contador síncrono reversible módulo 4 con
biestables J – K .. 257
14.1 Introducción .. 257
14.2 Diseño de un contador síncrono reversible
módulo 4 .. 261
14.3 Simulación .. 266
14.3.1 Implementación del diseño con el CI 7473 .. 266
14.3.1.1 Entrada de control S constante .. 267
14.3.1.2 Cambio de nivel lógico de S con señal de reloj
en estado bajo .. 268
14.3.1.3 Cambio de nivel lógico de S con señal de reloj
en estado alto .. 270
14.3.1.4 Conclusiones .. 273
14.3.2 Implementación del diseño con el CI 74LS73A ..
274
14.4 Componentes .. 275
14.5 Verificación experimental .. 276
14.6 Ejercicios y cuestiones de refuerzo .. 277
15. Contadores síncronos con el 74×163 .. 279
15.1 Introducción .. 279
15.2 Diseño de contadores con el 74×163 .. 282

15.2.1 Contador en modo de carrera libre (módulo 16)
.. 282
15.2.2 Contador módulo 13 con la secuencia 0,1,…,12
.. 283
15.2.3 Contador módulo 12 con la secuencia 3,4,…,14
.. 283
15.2.4 Contador módulo 146 con la secuencia
0,1,…,145 .. 284
15.3 Simulación .. 285
15.3.1 Contador en modo de carrera libre (módulo 16)
.. 285
15.3.2 Contador módulo 13 con la secuencia 0,1,…,12
.. 286
15.3.3 Contador módulo 12 con la secuencia 3,4,…,14
.. 287
15.3.4 Contador módulo 146 con la secuencia
0,1,…,145 .. 288
15.4 Componentes .. 290
15.5 Verificación experimental .. 291
15.6 Ejercicios y cuestiones de refuerzo .. 291
16. Segundero digital con contadores modulares .. 293
16.1 Introducción .. 293
16.2 Tres diseños de un segundero con contadores
síncronos .. 294
16.2.1 Combinación de dos 74×163 .. 294
16.2.2 Combinación de un 74×162 y un 74×163 .. 295
16.2.3 Combinación de un 74×162 y un 74×161 .. 296
16.3 Simulación .. 297
16.4 Componentes .. 302
16.5 Verificación experimental .. 302
16.5.1 Contador módulo 10 (unidades del segundero)
.. 303
16.5.2 Contador módulo 6 (decenas del segundero) ..
303
16.5.3 Segundero digital completo .. 303
16.6 Ejercicios y cuestiones de refuerzo .. 305
17. Decodificación de los estados de un contador .. 307
17.1 Introducción .. 307
17.2 Decodificación de contadores modulares .. 308
17.2.1 Decodificación de un contador asíncrono .. 308
17.2.2 Decodificación de un contador síncrono .. 309
17.3 Riesgo de interferencias en las líneas
decodificadas .. 310
17.3.1 Eliminación del riesgo de interferencias en la
decodificación .. 311
17.3.1.1 Habilitación desfasada del decodificador ..
311
17.3.1.2 Filtrado mediante registro .. 312
17.3.1.3 Decodificación directa con un contador en
anillo .. 313
17.4 Simulación .. 313
17.4.1 Decodificación de contadores 74×90 con
dispositivos 74×138 .. 314
17.4.2 Decodificación de contadores 74×163 con
dispositivos 74×42 .. 318
17.4.3 Eliminación del riesgo de interferencias en la
decodificación .. 321
17.4.3.1 Habilitación desfasada del decodificador ..
321
17.4.3.2 Filtrado mediante registro .. 322
17.5 Componentes .. 323

17.6 Verificación experimental .. 324
17.7 Ejercicios y cuestiones de refuerzo .. 324
18. Registro de desplazamiento de 4 bits con biestables
D .. 327
18.1 Introducción .. 327
18.2 Diseño de un registro de desplazamiento de 4 bits
.. 328
18.3 Simulación .. 329
18.3.1 Entrada serie y salida en paralelo .. 329
18.3.2 Entrada en paralelo y salida en paralelo .. 330
18.4 Componentes .. 331
18.5 Verificación experimental .. 332
18.6 Ejercicios y cuestiones de refuerzo .. 333
19. Generador de números seudoaleatorios .. 335
19.1 Introducción .. 335
19.2 Generador seudoaleatorio de 3 bits .. 336
19.3 Generador seudoaleatorio de 4 bits .. 338
19.4 Simulación .. 339
19.4.1 Generador seudoaleatorio de 3 bits .. 339
19.4.2 Generador seudoaleatorio de 4 bits .. 340
19.5 Componentes .. 341
19.6 Verificación experimental .. 341
19.6.1 Generador seudoaleatorio de 3 bits .. 341
19.6.2 Generador seudoaleatorio de 4 bits .. 342
19.7 Ejercicios y cuestiones de refuerzo .. 342
20. Diseños con el registro de desplazamiento 74×194
.. 343
20.1 Introducción .. 343
20.2 Diseño secuencial basado en el 74×194 .. 346
20.2.1 Carga e inhibición .. 346
20.2.2 El contador en anillo .. 347
20.2.3 El contador Johnson.. 348
20.2.4 Comunicación serie .. 349
20.3 Simulación .. 350
20.3.1 Carga e inhibición .. 350
20.3.2 Contador en anillo .. 351
20.3.2.1 Comunicación serie .. 352
20.3.3 Contador Johnson .. 353
20.3.3.1 Comunicación serie .. 354
20.4 Componentes .. 355
20.5 Verificación experimental .. 356
20.5.1 Carga e inhibición .. 356
20.5.2 Contador en anillo y comunicación serie .. 357
20.5.3 Contador Johnson y comunicación serie .. 357
20.6 Ejercicios y cuestiones de refuerzo .. 358
21. Autómatas de estados finitos de Mealy y de Moore
.. 359
21.1 Introducción .. 359
21.2 Diseño secuencial según los modelos de Mealy y
de Moore .. 362
21.2.1 Especificaciones .. 362
21.2.2 Diseño según el modelo de Mealy .. 362
21.2.3 Diseño según el modelo de Moore .. 365
21.3 Simulación .. 368
21.3.1 Autómata de estados finitos de Mealy .. 368
21.3.2 Autómata de estados finitos de Moore .. 370
21.4 Componentes .. 372
21.5 Verificación experimental .. 372
21.6 Ejercicios y cuestiones de refuerzo .. 374
PARTE 4. Lógica secuencial asíncrona .. 375

22. Biestables asíncronos.. 379
22.1 Introducción .. 379
22.2 Tres tipos de biestables asíncronos .. 381
22.2.1 Biestable asíncrono sin entradas .. 381
22.2.2 Biestable asíncrono S – R .. 382
22.2.3 Biestable asíncrono S
􀴥
– R􀴥 .. 383
22.3 Simulación .. 385
22.3.1 Biestable asíncrono S – R .. 385
22.3.1.1 Respuesta ante secuencias de entrada
permitidas .. 386
22.3.1.2 Respuesta ante secuencias de entrada no
permitidas .. 388
22.3.1.3 Determinación de la anchura de pulso mínima
.. 390
22.3.2 Biestable asíncrono S
􀴥
– R􀴥 .. 392
22.3.2.1 Respuesta ante secuencias de entrada
permitidas .. 392
22.4 Componentes .. 394
22.5 Verificación experimental .. 395
22.5.1 Biestable asíncrono sin entradas .. 395
22.5.2 Biestable asíncrono S – R .. 395
22.5.3 Biestable asíncrono S
􀴥
– R􀴥 .. 396
22.6 Ejercicios y cuestiones de refuerzo .. 396
23. Circuitos antirrebotes con biestables asíncronos ..
399
23.1 Introducción .. 399
23.2 La problemática de los rebotes en el diseño digital
.. 401
23.3 El biestable asíncrono como circuito antirrebotes
.. 407
23.3.1 Circuito antirrebotes NOR .. 408
23.3.2 Circuito antirrebotes NAND .. 409
23.3.3 Circuito antirrebotes NOT .. 410
23.3.4 Detección del acceso a un aparcamiento .. 411
23.4 Simulación .. 414
23.4.1 Funcionamiento del circuito antirrebotes NAND
.. 414
23.4.2 Funcionamiento del circuito antirrebotes NOT ..
417
23.5 Componentes .. 421
23.6 Verificación experimental .. 421
23.6.1 Circuito antirrebotes NAND .. 421
23.6.2 Circuito antirrebotes NOT .. 422
23.7 Ejercicios y cuestiones de refuerzo .. 423
24. Cerradura digital de combinación .. 425
24.1 Introducción .. 425
24.2 Diseño de un detector de secuencia de modo
pulso .. 428
24.2.1 Especificaciones .. 428
24.2.2 Diseño según el modelo de Mealy .. 429
24.3 Simulación .. 435
24.4 Componentes .. 436
24.5 Verificación experimental .. 437
24.5.1 Funcionamiento en ausencia de circuitos
antirrebotes .. 437

24.5.2 Empleo de un biestable básico como circuito
antirrebotes .. 438
24.5.3 Empleo de un biestable S􀴥 – R􀴥 como circuito
antirrebotes .. 439
24.6 Ejercicios y cuestiones de refuerzo .. 439
25. Divisor de frecuencia asíncrono .. 443
25.1 Introducción .. 443
25.2 Diseño de un divisor de frecuencia por dos
asíncrono .. 444
25.2.1 Especificaciones .. 444
25.2.2 Diseño según el modelo de Moore .. 444
25.3 Simulación .. 452
25.3.1 Diseño con biestables asíncronos S – R .. 452
25.3.2 Diseño preliminar fallido basado en
realimentación directa .. 453
25.3.3 Diseño correcto basado en realimentación
directa .. 454
25.4 Componentes .. 455
25.5 Verificación experimental .. 455
25.5.1 Diseño con biestables asíncronos S – R .. 456
25.5.2 Diseño preliminar fallido basado en
realimentación directa .. 456
25.5.3 Diseño correcto basado en realimentación
directa .. 456
25.6 Ejercicios y cuestiones de refuerzo .. 456
PARTE 5. Aplicaciones de las funciones lógicas de uso
común .. 457
26. Aplicaciones de la decodificación .. 461
26.1 Generación de minitérminos .. 461
26.2 Decodificación de líneas de dirección .. 463
26.2.1 Los circuitos de memoria y su capacidad de
almacenamiento .. 464
26.2.2 Decodificación de direcciones de memoria en
un computador .. 467
26.3 Decodificación de BCD a código de siete
segmentos.. 468
26.4 Decodificación de los estados de un contador ..
470
27. Aplicaciones de la codificación .. 473
27.1 Gestión priorizada de interrupciones en un
procesador.. 473
27.2 Codificación de un teclado numérico .. 476
27.3 Conversión analógico-digital: el convertidor flash
.. 481
27.4 Codificación de vídeo digital en formato analógico
.. 482
28. Detección de errores con circuitos de paridad .. 485
28.1 Los errores de transmisión y su detección .. 485
28.2 Transmisión en paralelo con bits de paridad .. 486
28.3 Transmisión en serie con bits de paridad .. 491
28.3.1 Comprobación de redundancia vertical .. 492
28.3.2 Comprobación de redundancia horizontal .. 493
28.3.3 Comprobación de redundancia bidimensional ..
494
28.4 Otras técnicas de detección de errores .. 494
29. Aplicaciones aritméticas de comparadores y
sumadores .. 497
29.1 Selector aritmético con señal de control externa ..
497

29.2 El sumador completo en los circuitos
multiplicadores .. 500
29.2.1 El multiplicador matricial .. 500
29.2.2 El multiplicador con acarreo reservado .. 502
29.2.3 Otros circuitos multiplicadores .. 503
29.3 La ALU como generalización del sumador modular
.. 505
29.3.1 Tres circuitos ALU y sus prestaciones .. 505
29.3.2 La ALU en los computadores.. 507
30. Aplicaciones de los contadores .. 511
30.1 Contador de pulsos en sistemas automatizados ..
511
30.2 Divisor de frecuencia .. 512
30.3 Reloj digital .. 513
30.4 El temporizador digital .. 514
30.5 Sintetizador digital de formas de onda .. 516
30.6 Medidor de frecuencia .. 518
30.7 El registro-contador en los computadores .. 520
30.7.1 El computador y su estructura interna .. 521
30.7.2 El contador de programa .. 522
30.7.3 El puntero de pila .. 524
30.7.4 El registro-contador de microprograma .. 525
30.7.5 El registro de cuenta de datos en los
controladores DMA .. 527
30.7.6 El registro-contador CX de la arquitectura x86 ..
529
31. Aplicaciones de los registros de desplazamiento ..
531
31.1 Lógica de interfaz en la transmisión de datos
digitales .. 532
31.1.1 El papel del registro de desplazamiento en la
codificación de voz .. 533
31.1.2 Tráfico de voz y datos en el bucle de abonado
analógico .. 536
31.1.3 Revolución en el bucle de abonado: llega la fibra
óptica .. 542
31.1.4 Transmisión serie síncrona .. 543
31.1.5 Transmisión serie asíncrona .. 545
31.2 Desplazamientos y rotaciones de bits .. 546
31.2.1 El desplazador combinacional básico .. 547
31.2.2 Desplazadores circulares .. 549
31.2.3 Instrucciones de desplazamiento en
ensamblador .. 553
31.3 Establecimiento de un retardo en secuencias de
bits .. 555
31.4 Generación de secuencias seudoaleatorias .. 556
31.4.1 Detección de defectos en circuitos lógicos .. 557
31.4.2 Fuentes de ruido blanco .. 558
32. Aplicaciones del multiplexado .. 559
32.1 Generación de funciones lógicas .. 560
32.2 Multiplexado de entradas analógicas en
microcontroladores .. 561
32.3 Barrido multiplexado de visualizadores dinámicos
.. 562
32.3.1 Barrido multiplexado con dispositivos lógicos de
función fija .. 562
32.3.2 Barrido multiplexado implementado en un
microcontrolador .. 567
32.3.3 Barrido multiplexado con circuitos digitales
configurables .. 568

32.4 El multiplexado en la Red Telefónica Conmutada
.. 570
32.4.1 Sistema de transmisión PCM-TDM de dos
canales .. 570
32.4.2 Sistema de portadora digital T-1 .. 573
32.4.3 Jerarquía multinivel en la RTC .. 575
32.4.4 Multiplexado y demultiplexado en redes ópticas
de acceso .. 578
32.4.5 Un nuevo paradigma de redes y servicios de
comunicaciones .. 583
PARTE 6. Introducción al prototipado de sistemas
empotrados .. 585
33. Estrategias para implementar un circuito digital ..
587
33.1 La lógica normalizada de función fija y sus
limitaciones .. 588
33.2 El diseño lógico personalizado y su ámbito de
aplicación .. 589
33.3 Visión general del diseño lógico
semipersonalizado .. 590
33.3.1 Celdas normalizadas, celdas compiladas y
macromódulos .. 590
33.3.2 Núcleos de propiedad intelectual (IP) .. 591
33.3.3 Implementación basada en matrices .. 593
33.3.3.1 Matrices de puertas .. 593
33.3.3.2 Matrices preconexionadas .. 594
34. Microcontroladores: fundamentos y plataformas
de prototipado .. 597
34.1 Estructura y programación de microcontroladores
.. 599
34.1.1 El microcontrolador y sus recursos internos ..
599
34.1.2 Organización del acceso a la memoria .. 600
34.1.3 El repertorio de instrucciones: arquitecturas
CISC y RISC .. 602
34.1.4 Del código fuente al código máquina .. 603
34.1.5 El microcontrolador en los sistemas empotrados
.. 605
34.2 Microcontroladores PIC de Microchip .. 606
34.2.1 Módulos electrónicos de programación .. 609
34.2.2 PICkitTM 1 Flash Starter Kit .. 611
34.2.3 Curiosity High Pin Count (HPC) .. 615
34.2.4 PIC18F47Q10 Curiosity Nano .. 618
34.2.5 MPLAB Xpress de propósito general .. 620
34.3 Microcontroladores en el ecosistema de Arduino
.. 622
34.3.1 Arduino Diecimila y Arduino Duemilanove .. 625
34.3.2 Arduino UNO (versiones R1, R2 y R3) .. 628
34.3.2.1 Módulos de expansión: los escudos .. 631
34.3.3 Arduino Mega 2560 .. 633
34.3.4 Arduino Due y el salto a los 32 bits .. 634
34.3.5 Arduino Nano 33 IoT .. 636
34.3.6 Arduino UNO R4 .. 637
34.4 Microcontroladores MSP430 y C2000 de Texas
Instruments .. 641
34.4.1 MSP-EX430G2 Launchpad .. 641
34.4.2 C2000TM DIMM100 Experimenter’s Kit .. 642
34.5 Microcontroladores STM32 de
STMicroelectronics .. 646
34.5.1 Blue pill .. 647

34.5.2 La familia de plataformas de prototipado STM32
Discovery .. 648
34.5.2.1 STM32VLDISCOVERY .. 649
34.5.2.2 STM32F4DISCOVERY .. 650
34.5.2.3 B-U585I-IOT02A Discovery kit .. 651
34.5.3 La familia de plataformas de prototipado STM32
Nucleo .. 653
34.5.3.1 Plataformas representativas de la serie STM32
Nucleo-64 .. 655
34.5.3.2 Plataformas representativas de la serie STM32
Nucleo-144 .. 657
34.6 Perspectivas de futuro para los
microcontroladores .. 660
35. Circuitos FPGA: fundamentos y plataformas de
prototipado .. 663
35.1 Estructura interna de los circuitos FPGA .. 664
35.1.1 Arquitecturas multinivel en la lógica
configurable .. 664
35.1.2 Módulos lógicos empotrados en un circuito
FPGA .. 665
35.1.3 El reto del sincronismo .. 666
35.1.4 Organización de los bloques lógicos
configurables .. 667
35.2 Lenguajes HDL para la simulación y la síntesis de
circuitos .. 671
35.3 Circuitos FPGA de las familias Spartan-3E y Artix-7
de Xilinx .. 673
35.4 Circuitos FPGA de la familia Cyclone IV de Altera ..
677
35.5 Una aplicación en el ámbito de la electrónica
industrial .. 678
35.6 Circuitos FPGA vs. microcontroladores .. 681
Apéndices .. 685
A. El laboratorio docente .. 687
A.1 Introducción .. 687
A.2 La placa de prototipos .. 687
A.3 La fuente de alimentación .. 689
A.3.1 Prestaciones y manejo .. 689
A.3.2 Cableado de la fuente con una carga genérica ..
691
A.3.3 Alimentación de la placa de prototipos .. 692
A.3.4 Desacoplo de la fuente de alimentación .. 693
A.4 El polímetro .. 697
A.5 El osciloscopio .. 698
A.5.1 El osciloscopio analógico HM303-6 de HAMEG
Instruments .. 698
A.5.2 El osciloscopio digital MP720009 de Multicomp
PRO .. 701
A.5.3 Sondas de medida para osciloscopio .. 701
A.5.4 El osciloscopio USB Analog Discovery 2 de
DIgilent .. 702
A.6 El comprobador de circuitos integrados .. 703
A.7 Notas sobre los montajes experimentales .. 704
A.7.1 La instrumentación y su uso .. 704
A.7.2 Consejos prácticos .. 705
A.7.3 Componentes auxiliares .. 705
A.7.4 Errores comunes .. 705
B. Riesgos eléctricos .. 707
B.1 Introducción .. 707
B.2 La conexión a tierra .. 707

B.3 Severidad de una electrocución .. 712
C. Identificación de pines en circuitos integrados .. 715
C.1 Numeración de pines en un CI .. 715
C.2 Identificación de pines en puertas lógicas .. 716
C.3 Identificación de pines en otros dispositivos
integrados .. 717
D. Identificación de terminales en componentes
optoelectrónicos .. 721
D.1 Terminales de un led y de una barra de luz led ..
721
D.2 Terminales de un visualizador de siete segmentos
.. 722
E. Identificación de terminales en componentes
eléctricos .. 723
E.1 Terminales de un potenciómetro rotatorio .. 723
E.2 Terminales de un condensador electrolítico .. 724
E.3 Terminales de un interruptor SPDT de palanca
basculante .. 725
E.4 Terminales de un interruptor SPDT de actuador
deslizante .. 726
F. Valores estándar de resistencias y condensadores ..
727
F.1 Código de colores para resistencias .. 727
F.2 Valores estándar de resistencias .. 728
F.3 Valores estándar de condensadores .. 729
G. Notas de simulación .. 731
G.1 Introducción .. 731
G.2 Guía rápida de PSpice .. 732
G.2.1 Creación de un proyecto .. 732
G.2.2 Dibujo de un circuito en la ventana de
esquemáticos .. 735
G.2.3 Perfil de simulación y ejecución .. 740
G.3 El editor de modelos de PSpice .. 744
G.4 Conexión de un bus a un circuito .. 746
G.5 Vinculación de un estímulo a un bus .. 746
G.6 Inicialización de biestables .. 749
G.7 Ubicación de componentes en bibliotecas .. 750
G.7.1 Listado de todos los componentes utilizados ..
751
G.7.1.1 Fuentes de tensión y estímulos digitales .. 751
G.7.1.2 Semiconductores discretos .. 752
G.7.1.3 Dispositivos integrados con modelo de
simulación .. 752
G.7.1.4 Dispositivos integrados sin modelo de
simulación .. 753
G.7.1.5 Otros componentes .. 753
H. Notas sobre el álgebra de conmutación .. 755
H.1 Introducción .. 755
H.2 Postulados y teoremas del álgebra de conmutación
.. 755
H.3 Funciones lógicas XOR y XNOR .. 757
I. Bibliografía .. 759
I.1 Monografías .. 759
I.2 Artículos de investigación .. 766
I.3 Información técnica de los fabricantes .. 767
I.3.1 Circuitos integrados de función fija (general) .. 767
I.3.2 Puertas lógicas .. 767
I.3.3 Decodificadores .. 768
I.3.4 Multiplexor .. 768
I.3.5 Generador de paridad .. 769
I.3.6 Sumador .. 769

I.3.7 Unidades aritmético-lógicas (circuitos ALU) .. 769
I.3.8 Temporizador .. 769
I.3.9 Biestables asíncronos .. 769
I.3.10 Biestables síncronos .. 769
I.3.11 Contadores .. 770
I.3.12 Registros .. 770
I.3.13 Circuitos de memoria ROM y RAM .. 770
I.3.14 Microprocesadores .. 771
I.3.15 Microcontroladores .. 771
I.3.16 Placas de desarrollo basadas en
microcontrolador .. 773
I.3.17 Lógica digital configurable (circuitos CPLD y
FPGA) .. 774
I.3.18 Placas de desarrollo basadas en circuitos FPGA ..
774
I.3.19 Codificadores de vídeo .. 774
I.3.20 Conversor A/D .. 774
I.3.21 Generadores de señal .. 775
I.3.22 Diodos luminiscentes (ledes) .. 775
I.3.23 Visualizadores de siete segmentos .. 775
I.3.24 Semipuente cuádruple .. 775
I.3.25 Interruptor de palanca basculante .. 775
I.3.26 Herramienta de simulación para el diseño
electrónico .. 775
I.4 Enlaces web de interés .. 775
J. Acrónimos .. 777
K. Material suplementario .. 785
Índice .. 789